闪存面临与汉堡类似的难题：层数无法一直增加

……同理，存储单元亦无法持续缩小。那么，双串叠式64层3D闪存到底有没有搞头?

到底多少层才算太多?

闪存代工厂商纷纷开始采用3D NAND设计，并凭借着这一点成功逃出几乎已经成为死亡陷阱的NAND存储单元缩小思维。

但作为将大量2D平面NAND芯片结构加以分层堆叠的解决方案，3D NAND也拥有着自己的问题。

首先，晶圆生产时间、产量以及跨层组件代表着最为突出的难题。

在平面NAND方面，我们都知道代工厂商需要通过一系列沉积与蚀刻工艺完成晶片组件的制造。整个过程较为耗时，此后需要保证晶片上良好存储单元的数量符合要求——而这一点主要取决于制程工艺水平。

现在我们设想存在一个2层单元结构封装流程。其要求在***层之后再次覆盖单元级组件，同时在两层之间纳入合适的绝缘材料。这无疑将延长制造时间，而且由于结构更加复杂，为了解决更多存储单元存在故障的情况，我们必须留出更多存储单元余量。

同理可知，4层结构与2层结构相比，单元级制造时间以及单元数量都将再次增加。32层结构将2层结构乘以16这一倍数，同时带来对应的晶圆制造时间与实际可用存储单元数量测试时间。48层的工作强度显然要更大。

闪存代工行业目前正在逐步转向64层单元结构(SK海力士的升级目标则为72层)，因此晶圆制造与测试时间还将进一步延长。另外，96层单元原型设计也已经出现，相关影响已经不言而喻。

3D晶圆可能需要耗费代工厂方面很多时间，这将直接导致月度晶圆生产能力发生下滑。

垂直跨层组件

多层芯片还需要采用特定组件以实现各层间贯穿——例如东芝与西部数据公司打造的硅通孔(简称TSV)。这些孔通过蚀刻方式实现，且要求蚀刻光束必须拥有极为精准的功率与定位效果——具体来讲，96层芯片对于相关通孔蚀刻工艺的定位精准度要求已经达到非常夸张的程度。

而在128层芯片当中蚀刻硅通孔已经几乎没有可能。

目前的出路之一在于保持层数不变但进一步缩小存储单元大小。然而当存储单元达到15到16纳米级别时，其中的电子数量将太少而无法提供稳定且可识别的电荷水平，最终导致其不具备可行性。

***款3D NAND产品保持有较大存储单元大小，即40纳米水平。因此，我们接下来可以将NAND单元逐步缩小至30纳米甚至是20纳米水平。当然，这也会因需要严苛的精度水平而提高制程工艺复杂度。

另外，3D NAND行业同样意识到存储单元不可低于15至16纳米，这一点与2D NAND遭遇的困境完全一致。

串叠式设计

走出层数陷阱的另一条潜在出路在于串叠式设计——即将已经采用分层结构的3D NAND芯片加以进一步分层。

每个硅通孔用于将各层两两对接起来，这意味着串叠式64层3D NAND结构实际上拥有128层，即2 x 64层。尽管构建此类硅通孔将非常困难，但这也许是超越96层——或者128层——3D NAND设计上限的惟一方法。

也许我们未来还将看到3x或者4x串叠式NAND芯片。今年的闪存存储器峰会必将在这方面作出讨论，因此也值得每一位对闪存技术抱有兴趣的朋友给予高度关注。

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