FPGA系统性学习笔记连载_Day2-3开发流程篇之Quartus prime 18.0

原创

FPGA技术江湖

修改于 2021-03-31 10:14:25

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FPGA系统性学习笔记连载_Day2-3开发流程篇之Quartus prime 18.0

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连载《叁芯智能fpga设计与研发-第2-3天》【工程建立、verilog代码编写、分析综合、仿真、程序下载、程序固化】之《quartus prime 18.0》

原创作者：紫枫术河转载请联系群主授权，否则追究责任

这篇文章记录《Intel Cyclone IV》系列的基本开发流程（我用的是quartus prime 18.0）

一、建立工程

1、打开quartus 18.0的新建工程向导

2、点击下一步

3、选择工程位置，输入工程名

4、点击下一步

5、点击下一步

6、选择芯片（EP4CE6E22C8），他属于Cyclone IV E系列，封装QFP，引脚数量144

7、选择仿真工具ModelSim-Altera，和工程的HDL语言Verilog HDL

8、点击Finish完成

9、现在工程里没有任何文件如下

10、点击file的new

11、在弹出的对话框，选择verilog HDL

12、刚创建的文件还没有保存，首先进行保存

13、另存为and_gate2_1.v 并保存在rtl文件夹下面

14、编写一个2输入与门的verilog代码，如下：

module and_gate2_1(
    input       wire        a,
    input       wire        b,
     
    output  wire        y
 
);
 
    assign y = a && b;
 
endmodule

15、点击左侧Complie Desing->Analysis&Synthesis的分析综合选项，对刚写的Verilog代码进行分析综合

如果无误，会提示0 error，中间会提示该代码使用了1个逻辑单元、3个引脚、和FPGA型号EP4CE22E22C8

16、点击左侧Complie Desing->Analysis&Synthesis->Netlist Viewers->RTL Viewer选项查看生成的寄存器传输级示意图（从图片可以看出是2输入与门）

17、点击左侧Complie Desing->Fitter(Place & Route)的布局布线选项，无误也会提示0 error

18、点击左侧Complie Desing->Fitter(Place & Route)->Chip Planner的芯片规划器选项

可以按键有一块区域是蓝色的

19、双击蓝色区域里面的蓝色小区域

20、双击蓝色区域后，会显示FPGA内部使用的逻辑资源

21、编写仿真文件，创建and_gate2_1_tb.v保存在msim文件夹下面，并编写代码

`timescale      1ns/1ps
 
module  and_gate2_1_tb();
 
    reg a;
    reg b;
    wire    y;
 
    and_gate2_1 and_gate2_1_inst(
    .a      (a),   
    .b      (b),
     
    .y      (y)
    );
     
    initial begin
        a = 0;
        b = 0;
        # 20;
        a = 0;
        b = 1;
        # 20;
        a = 1;
        b = 0;
        # 20;
        a = 1;
        b = 1;
        # 20;
    end
 
endmodule

22、设置仿真文件