以下是如何通过AS接口进行固化的过程介绍
实验软件:quartus II 9.1
实验板子:terasic DE0
附:
我这个实验最终想要的结果就是实现“0000”稳定常亮。下面是我这个实验的verilog HDL代码和BDF原理图。
代码
module testone(
OUT);
output [7-1:0] OUT;
reg[7-1:0] OUT;
always @(*) begin
OUT=7'b 1000000;
end endmodule
module testonee(
OUT);
output [7-1:0] OUT;
reg[7-1:0] OUT;
always @(*) begin
OUT=7'b 1000000;
end endmodule
module testoneee(
OUT);
output [7-1:0] OUT;
reg[7-1:0] OUT;
always @(*) begin
OUT=7'b 1000000;
end endmodule
module testoneeee(
OUT);
output [7-1:0] OUT;
reg[7-1:0] OUT;
always @(*) begin
OUT=7'b 1000000;
end endmodule
其实就是四个相同的模块并列,每个模块控制一个七段数码管。可以把四个数码管用一个模块控制。因为是恒定常亮,所以可以不用添加时钟模块。
BDF原理图
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